阅读下列说明和图，回答问题1和问题2,将解答填入答题纸的对应栏内。

【说明】
在嵌入式系统设计中，李工使用某嵌入式处理器和对应的以太网芯进行带有网络功能的单板实现，该电路中还包含DDR、Flash等存储芯片和相应的外围控制芯片。图2-1为所选用嵌入式处理器的存储模块存储地址总线变换示意图，图2-2为以太网芯片外围设计的相关原理示意图，图2-3为用户在该嵌入式单板系统上实现内部嵌入式Web服务器的流程示意图。

在该嵌入式处理器的存储系统设计中，嵌入式处理器内部包含SA[25:0](从髙到低)共26根系统地址总线，外部使用22根数据线和外部存储设备进行连接。

嵌入式处理器和以太网芯片之间的交互接口为Mil(Media Independent Interface)接口，包含数据线和控制线。数据线分为收发两个方向：其中RXD[3:0]为并行数据接收线，RXCLK为对应的时钟线；TXD[3:0]为并行数据发送线，TXCLK为对应的时钟线。MDIO和MDC为控制线，通过其进行以太网芯片的配置。以太网芯片的最大通信频率由其外围的晶振频率和收发数据线的并行数目决定。

在嵌入式系统设计中，嵌入式处理器和以太网芯片之间可以设计为一对多的方式，每个以太网控制器都有一个PHYID，该PHYID依赖于以太网芯片周边的电路设计。在图2-2的设计中，该以太W芯片的PHYID由图中的PHYID[4:0]五个管脚来定。对于该以太网芯片而言，PHYID[4:0]在启动时是作为PHYID选择控制使用，在启动后是作为其它指示功能使用。PHYID的最大值是31(五位)，最小是0，由PHYID[4:0]从高位到低位决定，对应符脚为髙电平时对应的值为1，低电平时对应的值为0。